二进制计数器分析方法

㈠ 用74LS161四位二进制计数器实现12进制计数器，要求用两种方法

74LS161是四位二进制同步加法计数器，使用该计数器实现十二进制计数器主要有置数法和清零法两种方法。具体过程如下：

首先，需要观察74LS161的引脚图和功能真值表如下图所示：

观察波形图和状态转移图，计数器从0000开始计数输入脉冲，当计数至1100的一瞬间，计数输出清0即状态0000；下一个时钟到来时，计数输出变为0001，构成异步清零十二进制计数器。

比较两种方法，可以发现异步清零法1100状态出现的时间极短，其进位输出为脉冲，在实际应用电路中容易受外界干扰，故常使用锁存器将其输出保持一个时钟周期。同步置数法的状态稳定，进位输出为矩形波，故实际设计较多使用同步置数法。

㈡ 计数器的分类及作用谁知道呀！！！

计数器的功能：计算输入脉冲的个数。
计数器的“模”：计数器累计输入脉冲的最大数目用M表示。
计数器的分类：
根据计数脉冲的输入方式不同可分：同步计数器、异步计数器。其中同步计数中构成计数器的所有触发器在同一个时刻进行翻转，一般来讲其时钟输入端全连在一起；异步计数器即构成计数器的触发器的时钟输入CP没有连在一起，其各触发器不在同一时刻变化。一般来讲，同步计数器较异步计数器具有更高的速度。
根据按照输出的计数进制不同又可分：二进制计数器、十进制计数器、任意进制计数器。
根据计数过程中计数的增减不同分：加法计数器、减法计数器、可逆计数器。既可能实现加计数又可实现减计数器的称为可逆计数器。
计数器不仅用于计数，还可以用于分频、定时等，是时序电路中使用最广的一种。
一、同步计数器
同步：同步指组成计数器的所有触发器共用一个时钟脉冲，使应该翻转的触发器在时钟脉冲作用下同时翻转，并且该时钟脉冲即输入的计数脉冲。以同步二进制计数器为例说明。
1、图1是3位同步二进制加法计数器电路。该电路是由三个JK触发器接成T触发器的形式组成。
同步二进制计数器是同步时序逻辑电路的一个实例，通过对该电路的分析，学会对此类电路的一般分析方法。
分析步骤如下：
1）写出时钟方程、驱动方程、输出方程。
时钟方程：CP0=CP1=CP2=CP
驱动方程：J0=K0=1 J1=K1=Q0n J2=K2=Q0nQ1n
输出方程：C= Q0nQ1n Q2n
2）求状态方程：JK触发器的特性方程为：Qn+1＝J + Qn 。将驱动方程代入相应触发器的特性方程，求得状态方程：
3）进行状态计算，列状态表。
方法是依据设定电路现态Q2n Q1n Q0n ，代入状态方程和输出方程即可求得相应的次态Q2n+1 Q1n+1 Q0n+1 和C。
注意；设定现态时，要依次把全部状态都假设到。例如这里的计数器由三个触发器组成，即n=3，则有23 =8种状态，要把8种状态依次全假设到。一般可从Q2n Q1n Q0n=000开始假设，代入上述各状态方程，计算结果填入状态表1。
4）画出状态转换图（见图2）。由分析可知：该计数器为3位二进制同步加计数器。
000 → 001 → 010 → 011↓
↑111← 101← 110 ← 100
二、异步计数器
异步计数器中，各触发器的时钟端有的受计数输入脉冲控制，有的受其他触发器输出端控制。因此，组成异步计数器的所有触发器的翻转是不同步的，即各触发器的状态变化有先后。这类计数器结构简单，但因各触发器的翻转是不同步的，所以工作速度不易提高。
以异步二进制计数器为例分析：异步二进制计数器一般由T′触发器构成，电路结构简单。
1. 异步二进制计数器�
异步三位二进制计数器电路如图2所示。
图2 异步三位二进制计数器
分析步骤如下： �
(1) 写相关方程式。�
时钟方程��
CP0=CP↓CP1=Q0↓CP2=Q1↓
驱动方程
�� J0=1 K0=1�
J1=1 K1=1�
J2=1 K2=1
(2) 求各个触发器的状态方程。JK触发器特性方程为
将对应驱动方程式分别代入特性方程式， 进行化简变换可得状态方程:
(3) 求出对应状态值。 列状态表如表2所示。
画状态图和时序图如图3所示。
计数器状态图和时序图
（4） 归纳分析结果， 确定该时序电路的逻辑功能。 �
由时钟方程可知该电路是异步时序电路。从状态图可知随着CP脉冲的递增, 触发器输出Q2Q1Q0值是递增的, 经过八个CP脉冲完成一个循环过程。 �
综上所述，此电路是异步三位二进制（或一位八进制）加法计数器。 �
2. 异步二进制计数器的规律
用触发器构成异步n位二进制计数器的连接规律如表3所示。
三、N进制计数器的组合
利用不同进制计数器的组合，可得到计数容量更大的计数器。例如：将一个五进制计数器和一个二进制计数器组合可得到十进制计数器（见图4）。通常被组合的两组计数器，要么都是同步的，要么都是异步的。

㈢ 数字电路不知道如何看是多少进制计数器怎么理解和解决这类问题

按计数增减分:加法计数器,减法计数器,加/减法计数器.
7.3.1 异步计数器
一,异步二进制计数器
1,异步二进制加法计数器
由JK触发器组成的4位异步二进制加法计数器.
:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),
再由波形图到状态表,进而分析出其逻辑功能.
2,异步二进制减法计数器
要画图解决。望采纳

㈣ 求：数电实验 三位二进制同步加法计数器设计方案

一、 二进制计数器1. 异步递增二进制计数器递增计数器就是每输入一个脉冲就进行一次加1运算，而二进制计数是输入脉冲个数与自然二进制数有对应关系。异步计数器是在做加1计数时是采取从低位到高位逐位进位的方式工作的。因此其中的各个触发器不是同步翻转的。按照二进制加法计数规则，每一位如果已经是1，则再计入1时应变为0，同时向高位发出进位信号，使高位翻转。若使用下降沿动作的触发器（此时该触发器应接成计数状态，例如JK触发器使J=K=1）组成计数器，只要将低位触发器的Q端接到高位触发器的时钟输入端即可。当低位由 时，Q端的下降沿正好可以作为高位的时钟信号CP。那么一个四位异步递增二进制计数器就如下图：JK触发器异步4位二进制加法计数器分析：（1）J、K接1，即四个触发器均处在计数状态（2）清零端给一个负脉冲，进行总清，防止过去状态干扰输出（3）画波形图JK触发器异步4位二进制加法计数器时序图从以上分析可以看出，各触发器的变化是依次逐个进行的，而每个触发器的变化都需要一定的延迟时间，尤其计数器位数教多时，累计延迟时间就教长，所以异步计数器比同步计数器的速度低。要可以用一个Z表示进位输出，也就是记满1111后次态为0000此时不同于总清的0000。从波形上可以看出，每经一级触发器输出的脉冲的周期就增加一倍，即频率降低一倍，因此一位二进制计数器就是一个二分频器。异步4位二进制加法计数器状态转移表当触发器的个数为N时，最后一个触发器输出的频率将降为输入脉冲频率的1/2N，它能累计的最大脉冲个数为2N-1。例如我们前面画的图N=4，它就能累计15个脉冲而Q3输出1/16分频。如果使用上升沿触发器构成异步二进制递增计数器，其逻辑图：D触发器异步4位二进制加法计数器D触发器异步4位二进制加法计数器波形图综上所述，对一个二进制递增计数器归纳如下：u 计数器由若干个工作在计数状态时的触发器构成。如用负跳变触发器则进位信号从 端引出；用正跳变触发器构成则进位信号则从 端引出u N个触发器具有 个状态，称为以 为模的计数器（或模 计数器），其中计数容量为 -1u 由于异步计数器进位信号象波浪一样推进，因此又称为纹波计数器2. 异步二进制递减计数器按照二进制减法计数规则，递减计数器规律：若低位触发器已经为0，则再输入一个减计数脉冲后应翻转成1，同时向高位发出借位信号，使高位翻转。CP数如果用下降沿触发的JK触发器构成异步二进制减法计数器，则：下降沿动作的异步二进制减法计数器将异步二进制减法计数器与异步加法计数器比较可以看出，它们都是将低位触发器的一个输出端接到高位触发器的时钟输入端而组成的。在采用下降沿触发的计数器时，加计数以 端为输出端，而减法计数以 端为输出端。可以推导，若采用上升沿计数器则情况相反。3. 同步二进制递增计数器异步计数器工作速度较低，常常又被称为串行计数器。为了提高计数述速度，可采用同步计数器，其特点是计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，没有各级延迟时间的积累问题。同步计数器又称并行计数器。假设要组成四位二进制(M=16)的同步递增计数器，首先根据计数规律得到状态表：CP序号Q3Q2Q1Q0等效十进制数分析状态表，可以得到各触发器的翻转条件u 最低位触发器FF0每输入一个脉冲翻转一次u 其它各触发器都是在所有低位触发器的输出端全为1时，在下一个CP有效沿到来时状态改变一次。由于同步计数器中各触发器的CP端输入同一时钟脉冲，因此触发器的翻转状态就由它们的输入信号状态决定。例如JK触发器状态就由J、K端的状态决定。组成同步计数器的关键就是根据翻转条件，确定各触发器输入端的逻辑表达式。如果用下降沿触发的JK触发器组成上述计数器，根据JK触发器的逻辑功能和上述两个条件，可列出四位同步二进制递增计数器各触发器之间的连接逻辑关系： 触发器翻转条件J、K端的逻辑关系驱动（激励）方程FF0每输入一个脉冲翻转一次J0=J0=1FF1Q0=1J1=K1=Q0FF2Q0=Q1=1J2=K2=Q0Q1FF3Q0=Q1=Q2=1J3=K3=Q0Q1Q2根据这些方程可以画出同步二进制递增计数器的逻辑电路图：同步4位二进制加法计数器对于同步二进制递增计数器也可以用状态图描述或工作波形（时序图）描述。4位二进制加法计数器状态图4位二进制加法计数器时序图4. 二进制递减计数器对于同步二进制递减计数器，首先要列写状态表，下面以4位二进制递减计数器为例CP序号Q3Q2Q1Q0输出分析状态可以总结：u 低位触发器FF0每输入一个脉冲翻转一次u 其它各触发器都是在所有低位触发器的输出为0时变化仿效递增计数器，可得四位同步二进制递减计数器级间连接的逻辑关系： 触发器翻转条件J、K端的逻辑关系FF0每输入一个脉冲翻转一次J0=J0=1FF1Q0=0J1=K1= FF2Q0=Q1=0J2=K2= FF3Q0=Q1=Q2=0J3=K3= 根据逻辑表达式可以画出逻辑图： 同步4位二进制减法计数器当然也可以用状态图和时序图描述该电路。从上面分析可以发现，对于同步二进制计数器，递增和递减的区别在于J、K端来自低位触发器的输出为1还是0，那么通过一个控制端就可以实现可逆计数。二、 8421BCD码十进制计数器二进制计数器，虽然它的袋内陆结构简单，运算方便，但是当二进制数的位数较多时，要很快地读出来就比较困难，因此有讨论十进制计数器的必要。所谓十进制就是“逢十进一”。前面讨论四位二进制计数器的计数状态是从0000～1111共16个状态。要表示十进制的十个状态，就要去掉其中6个状态，至于去掉哪些可以有不同的安排，如果考虑BCD编码，即去掉1010～1111这6个状态。下面给出用JK触发器组成的一位异步十进制递增计数器逻辑图异步8421BCD十进制加法计数器分析计数原理：代入JK触发器的特性方程 可以写出画出时序图：异步8421BCD十进制加法计数器时序图按照同样的道理，可以分析8421BCD码同步十进制递减计数器。

㈤ 同步非二进制计数器分析 同步cp有效沿到达时怎么计算

同步计数器中，各触发器的翻转与时钟脉冲同步。
同步计数器的工作速度较快，工作频率也较高。
为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器 。
1．同步二进制加法计数器
（1）设计思想 ：
① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
② 应控制触发器的输入端，可将触发器接成T触发器。
当低位不向高位进位时，令高位触发器的T=0，触发器状态保持不变；
当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。
（2）当低位全1时再加1，则低位向高位进位 。
1+1=1
11+1=100
111+1=1000
1111+1=10000
图8.4.5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。
由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程分别为J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。
根据同步时序电路的分析方法，可得到该电路的状态表，如表8.4.1所示。设从初态0000开始，因为J0=K0=1,所以每输入一个计数脉冲CP，最低位触发器FF0就翻转一次，其他位的触发器FFi仅在 Ji=Ki=Qi-1Qi-2……Q0=1的条件下，在CP 下降沿到来时才翻转。
图8.4.6是图8.4.5电路的时序图，其中虚线是考虑触发器的传输延迟时间tpd 后的波形。由此图可知，在同步计数器中，由于计数脉冲CP 同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP 的作用时间滞后一个tpd ,因此其工作速度一般要比异步计数器高。
应当指出的是，同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度也要受这些控制电路的传输延迟时间的限制。
2．同步二进制减法计数器
（1）设计思想 ：
① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
② 应控制触发器的输入端，可将触发器接成T触发器。
当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变；
当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。
（2）触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位 。
10－1=1
100－1=11
1000－1=111
10000－1=1111
3．同步二进制可逆计数器
将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。
S为加/减控制端
S=1时，加法计数
S=0时，减法计数
实际应用中，有时要求一个计数器即能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。
4位二进制同步可逆计数器如图8.4.7所示，它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动方程分别为
当加/减控制信号X=1时，FF1－FF3中的各J、K 端分别与低位各触发器的Q 端接通，进行加计数；当X=0时，各J、K 端分别与低位各触发器的Q 端接通，进行减计数，实现了可逆计数器的功能 。