重庆pcb板emi分析整改方法

Ⅰ 如何实现数字电路PCB的EMI控制

PCB布线在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。1电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5mm对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用(模拟电路的地不能这样使用)（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。2数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。3信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。4大面积导体中连接腿的处理在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heatshield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。5布线中网络系统的作用在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。6设计规则检查（DRC）布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。（4）、模拟电路和数字电路部分，是否有各自独立的地线。（5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。（6）对一些不理想的线形进行修改。（7）、在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。（8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。第二篇PCB布局在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是PCB设计成功的第一步。布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得PCB板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来,同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。--考虑整体美观一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。在一个PCB板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。--布局的检查印制板尺寸是否与加工图纸尺寸相符？能否符合PCB制造工艺要求？有无定位标记？元件在二维、三维空间上有无冲突？元件布局是否疏密有序，排列整齐？是否全部布完？需经常更换的元件能否方便的更换？插件板插入设备是否方便？热敏元件与发热元件之间是否有适当的距离？调整可调元件是否方便？在需要散热的地方，装了散热器没有？空气流是否通畅？信号流程是否顺畅且互连最短？插头、插座等与机械设计是否矛盾？线路的干扰问题是否有所考虑？第三篇高速PCB设计（一）、电子系统设计所面临的挑战随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50%的设计的时钟频率超过50MHz，将近20%的设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。（二）、什么是高速电路通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1／3），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。（三）、高速信号的确定上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。PCB板上每单位英寸的延时为0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。设Tr为信号上升时间，Tpd为信号线传播延时。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。（四）、什么是传输线PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。（五）、传输线效应基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。•反射信号Reflectedsignals•延时和时序错误Delay&Timingerrors•多次跨越逻辑电平门限错误FalseSwitching•过冲与下冲Overshoot/Undershoot•串扰IncedNoise(orcrosstalk)•电磁辐射EMIradiation5.1反射信号如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显着时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显着增加，这就不单单影响自身设计结果，还会造成整个系统的失败。反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。5.2延时和时序错误信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。5.3多次跨越逻辑电平门限错误信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。5.4过冲与下冲过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。5.5串扰串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。5.6电磁辐射EMI(Electro-MagneticInterference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。（六）、避免传输线效应的方法针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。6.1严格控制关键网线的走线长度如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。6.2合理规划走线的拓扑结构解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(DaisyChain)布线和星形(Star)分布。对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：StubDelay<=Trt*0.1.例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT,HCT,FAST)。此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。6.3抑止电磁干扰的方法很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现。表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。PCB面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。6.4其它可采用技术为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。结束语高速电路设计是一个非常复杂的设计过程，ZUKEN公司的高速电路布线算法(RouteEditor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显着的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的！参考资料：高速PCB设计指南

Ⅱ 如何解决多层PCB电路板设计时的EMI问题

我在网络搜索答案时，找到以下内容，这些内容仅供参考，需要你自己慧眼如炬，或者去实验，看下是否正解：

解决EMI问题的办法很多，现代的EMI抑制方法包括：利用EMI抑制涂层、选用合适的EMI抑制零配件和EMI仿真设计等。本文从最基本的PCB布板出发，讨论PCB分层堆叠在控制EMI辐射中的作用和设计技巧。

电源汇流排
在IC的电源引脚附近合理地安置适当容量的电容，可使IC输出电压的跳变来得更快。然而，问题并非到此为止。由于电容呈有限频率响应的特性，这使得电容无法在全频带上生成干净地驱动IC输出所需要的谐波功率。除此之外，电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降，这些瞬态电压就是主要的共模EMI干扰源。我们应该怎么解决这些问题？
就我们电路板上的IC而言，IC周围的电源层可以看成是优良的高频电容器，它可以收集为干净输出提供高频能量的分立电容器所泄漏的那部份能量。此外，优良的电源层的电感要小，从而电感所合成的瞬态信号也小，进而降低共模EMI。

当然，电源层到IC电源引脚的连线必须尽可能短，因为数位信号的上升沿越来越快，最好是直接连到IC电源引脚所在的焊盘上，这要另外讨论。

为了控制共模EMI，电源层要有助于去耦和具有足够低的电感，这个电源层必须是一个设计相当好的电源层的配对。有人可能会问，好到什么程度才算好？问题的答案取决于电源的分层、层间的材料以及工作频率(即IC上升时间的函数)。通常，电源分层的间距是6mil，夹层是FR4材料，则每平方英寸电源层的等效电容约为75pF。显然，层间距越小电容越大。
上升时间为100到300ps的器件并不多，但是按照目前IC的发展速度，上升时间在100到300ps范围的器件将占有很高的比例。对于100到300ps上升时间的电路，3mil层间距对大多数应用将不再适用。那时，有必要采用层间距小于1mil的分层技术，并用介电常数很高的材料代替FR4介电材料。现在，陶瓷和加陶塑料可以满足100到300ps上升时间电路的设计要求。

尽管未来可能会采用新材料和新方法，但对于今天常见的1到3ns上升时间电路、3到6mil层间距和FR4介电材料，通常足够处理高端谐波并使瞬态信号足够低，就是说，共模EMI可以降得很低。本文给出的PCB分层堆叠设计实例将假定层间距为3到6mil。

电磁屏蔽
从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层，这些层紧挨着电源层或接地层。对于电源，好的分层策略应该是电源层与接地层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层＂策略。

PCB堆叠
什么样的堆叠策略有助于屏蔽和抑制EMI？以下分层堆叠方案假定电源电流在单一层上流动，单电压或多电压分布在同一层的不同部份。多电源层的情形稍后讨论。

4层板
4层板设计存在若干潜在问题。首先，传统的厚度为62mil的四层板，即使信号层在外层，电源和接地层在内层，电源层与接地层的间距仍然过大。

如果成本要求是第一位的，可以考虑以下两种传统4层板的替代方案。这两个方案都能改善EMI抑制的性能，但只适用于板上元件密度足够低和元件周围有足够面积(放置所要求的电源覆铜层)的场合。

第一种为首选方案，PCB的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低。从EMI控制的角度看，这是现有的最佳4层PCB结构。第二种方案的外层走电源和地，中间两层走信号。该方案相对传统4层板来说，改进要小一些，层间阻抗和传统的4层板一样欠佳。
如果要控制走线阻抗，上述堆叠方案都要非常小心地将走线布置在电源和接地铺铜岛的下边。另外，电源或地层上的铺铜岛之间应尽可能地互连在一起，以确保DC和低频的连接性。

6层板
如果4层板上的元件密度比较大，则最好采用6层板。但是，6层板设计中某些叠层方案对电磁场的屏蔽作用不够好，对电源汇流排瞬态信号的降低作用甚微。下面讨论两个实例。
第一例将电源和地分别放在第2和第5层，由于电源覆铜阻抗高，对控制共模EMI辐射非常不利。不过，从信号的阻抗控制观点来看，这一方法却是非常正确的。

第二例将电源和地分别放在第3和第4层，这一设计解决了电源覆铜阻抗问题，由于第1层和第6层的电磁屏蔽性能差，差模EMI增加了。如果两个外层上的信号线数量最少，走线长度很短(短于信号最高谐波波长的1/20)，则这种设计可以解决差模EMI问题。将外层上的无元件和无走线区域铺铜填充并将覆铜区接地(每1/20波长为间隔)，则对差模EMI的抑制特别好。如前所述，要将铺铜区与内部接地层多点相联。

通用高性能6层板设计一般将第1和第6层布为地层，第3和第4层走电源和地。由于在电源层和接地层之间是两层居中的双微带信号线层，因而EMI抑制能力是优异的。该设计的缺点在于走线层只有两层。前面介绍过，如果外层走线短且在无走线区域铺铜，则用传统的6层板也可以实现相同的堆叠。

另一种6层板布局为信号、地、信号、电源、地、信号，这可实现高级信号完整性设计所需要的环境。信号层与接地层相邻，电源层和接地层配对。显然，不足之处是层的堆叠不平衡。

这通常会给加工制造带来麻烦。解决问题的办法是将第3层所有的空白区域填铜，填铜后如果第3层的覆铜密度接近于电源层或接地层，这块板可以不严格地算作是结构平衡的电路板。填铜区必须接电源或接地。连接过孔之间的距离仍然是1/20波长，不见得处处都要连接，但理想情况下应该连接。

10层板
由于多层板之间的绝缘隔离层非常薄，所以10或12层的电路板层与层之间的阻抗非常低，只要分层和堆叠不出问题，完全可望得到优异的信号完整性。要按62mil厚度加工制造12层板，困难比较多，能够加工12层板的制造商也不多。

由于信号层和回路层之间总是隔有绝缘层，在10层板设计中分配中间6层来走信号线的方案并非最佳。另外，让信号层与回路层相邻很重要，即板布局为信号、地、信号、信号、电源、地、信号、信号、地、信号。

这一设计为信号电流及其回路电流提供了良好的通路。恰当的布线策略是，第1层沿X方向走线，第3层沿Y方向走线，第4层沿X方向走线，以此类推。直观地看走线，第1层1和第3层是一对分层组合，第4层和第7层是一对分层组合，第8层和第10层是最后一对分层组合。当需要改变走线方向时，第1层上的信号线应借由”过孔＂到第3层以后再改变方向。实际上，也许并不总能这样做，但作为设计概念还是要尽量遵守。

同样，当信号的走线方向变化时，应该借由过孔从第8层和第10层或从第4层到第7层。这样布线可确保信号的前向通路和回路之间的耦合最紧。例如，如果信号在第1层上走线，回路在第2层且只在第2层上走线，那么第1层上的信号即使是借由“过孔”转到了第3层上，其回路仍在第2层，从而保持低电感、大电容的特性以及良好的电磁屏蔽性能。

如果实际走线不是这样，怎么办？比如第1层上的信号线经由过孔到第10层，这时回路信号只好从第9层寻找接地平面，回路电流要找到最近的接地过孔(如电阻或电容等元件的接地引脚)。如果碰巧附近存在这样的过孔，则真的走运。假如没有这样近的过孔可用，电感就会变大，电容要减小，EMI一定会增加。

当信号线必须经由过孔离开现在的一对布线层到其他布线层时，应就近在过孔旁放置接地过孔，这样可以使回路信号顺利返回恰当的接地层。对于第4层和第7层分层组合，信号回路将从电源层或接地层(即第5层或第6层)返回，因为电源层和接地层之间的电容耦合良好，信号容易传输。

多电源层的设计
如果同一电压源的两个电源层需要输出大电流，则电路板应布成两组电源层和接地层。在这种情况下，每对电源层和接地层之间都放置了绝缘层。这样就得到我们期望的等分电流的两对阻抗相等的电源汇流排。如果电源层的堆叠造成阻抗不相等，则分流就不均匀，瞬态电压将大得多，并且EMI会急剧增加。

如果电路板上存在多个数值不同的电源电压，则相应地需要多个电源层，要牢记为不同的电源创建各自配对的电源层和接地层。在上述两种情况下，确定配对电源层和接地层在电路板的位置时，切记制造商对平衡结构的要求。

总结
鉴于大多数工程师设计的电路板是厚度62mil、不带盲孔或埋孔的传统印制电路板，本文关于电路板分层和堆叠的讨论都局限于此。厚度差别太大的电路板，本文推荐的分层方案可能不理想。此外，带盲孔或埋孔的电路板的加工制程不同，本文的分层方法也不适用。

电路板设计中厚度、过孔制程和电路板的层数不是解决问题的关键，优良的分层堆叠是保证电源汇流排的旁路和去耦、使电源层或接地层上的瞬态电压最小并将信号和电源的电磁场屏蔽起来的关键。理想情况下，信号走线层与其回路接地层之间应该有一个绝缘隔离层，配对的层间距(或一对以上)应该越小越好。根据这些基本概念和原则，才能设计出总能达到设计要求的电路板。现在，IC的上升时间已经很短并将更短，本文讨论的技术对解决EMI屏蔽问题是必不可少的。

Ⅲ 阐述印刷电路板（PCB）电磁兼容性（EMC）的分析方法、测量方法和目前国内外研究进展。

非常专业的问题
我这种级别的只能对第一个问题提出一些看法
对于非专业人员(包括大部分的DIYer)来说,对印刷电路板的认识只停留在层数上,且无法只凭肉眼就准确无误的看出PCB的层数,而只能根据PCB上的编号进行查询来了解它的层数及其他电气性能.

Ⅳ 如何通过元件摆放来改善PCB的EMI

下面有一个Rotation 选项，为旋转的角度选中你需要转动的元器件， 按tab，弹出 Component对话框，在对话框的左边栏。

一般元器件画封装是都以pin1为0点（也有以元器件中心为0点的），所以这个角度是以0点为原点的角度，或者双击，或者右键“properties”。可以自己随意设置。

不过一般都是90的倍数（0度和360度 一个效果），有Component Properties 组

Ⅳ 画pcb怎么过emi，emc

PCB的EMC/EMI设计参照下面几条原则

• 关键信号优先原则

  电源､模拟小信号､高速信号､差分信号､时钟信号及中断信号等为关键信号，应优先布线。一般情况下，应按照电源信号､时钟信号､中断信号､模拟小信号､高速信号及普通I/O信号的顺序进行布线。关键信号及敏感信号采用两侧局部敷铜地面隔离和屏蔽。

• 手动布线与自动布线原则

  关键信号采用手动布线，普通信号采用手动布线或自动布线方法。

• 密度优先原则

  从PCB电路板上连接关系最复杂的MCU/DSP/ARM等控制器芯片着手，从走线密度最高的区域开始布线。

• 最小环路与最短走线原则

  也就是电源走线与GND走线组成的环路面积最小，在减少对外辐射能量的同时也最大程度上减小从外界接收的能量，从根本上提高EMC/EMI性能。

  最短走线原则就是按照最短或尽可能短的路径连接同一网络上的引脚，避免不必要的折线走线形式。

  在高频线路中，走线长度不可与波长呈整数倍关系以免发生信号谐振。

• 走线方向控制原则

  走线方向控制就是相邻层的走线以90°正交或垂直布线为宜，避免相邻层信号以平行走线形式以减少层间串扰。

  时钟信号线要短，尽可能与其他I/O信号垂直走线，并远离I/O信号电缆。

  中断信号､模拟小信号､高速信号等敏感信号尽可能不与大电流､高速切换信号平行走线。

  同一层上的同一网络上的走线改换方向时，尽可能以圆弧或45°折线相连，尽可能避免90°正交改换走线方向。

• 阻抗一致性原则

  因线宽变化引起走线特征阻抗的非均匀性和不一致性，在传输速度较高时会引起反射干扰，同一网络上的走线线宽应尽可能保持一致。对于因从引脚间走线而不得不改变走线线宽的场合，应尽可能减少线宽不一致部分的有效长度。

  差分信号应平行布线并尽量避免过孔。在一条走线需加过孔时，另一条也应在长度一致点处增加过孔，以使差分线符合阻抗一致性原则。

• 最小线宽原则

  走线可流经的电流与铜皮厚度及线宽存在一定关系。在具体布线过程中，需要考虑线宽与电流及铜皮厚度间的关系，并预留50%的安全系数。

  在通常情况下，一般信号走线宽度8~12mil，电源宽度20~30mil，GND走线30~50mil已可满足设计要求。但推荐走线最小宽度与TQFP､LQFP等表面封装形式主控芯片引脚宽度一致，8mil即是TQFP封装的DSP及ARM芯片的引脚宽度。

• 高速信号走线终端匹配原则

  在延迟时间大于信号上升时间的1/4时，走线可作为传输线处理。在点对点的传输结构中，可采用始端串联匹配或终端并联匹配形式。在一点对多点传输时，需根据终端网络拓扑结构采用不同的匹配形式。在终端采用菊花链拓扑结构时，应采用终端并联匹配形式。在终端采用星形拓扑结构时，可选用始端串联匹配或终端并联匹配形式。匹配形式也称端接。

• 3W原则

  为避免较近平行走线间的电磁干扰，相邻走线中心间距需不小于线宽的3倍，也就是走线间间距不小于1倍线宽的规则即为3W原则。在线间距不小于3W时，可保证相邻走线间70%的电场不相互影响。在线间距不小于10W时，可保障相邻走线间98%的电场不相互影响。

  3W原则是在设计采用窄引脚封装的ARM和DSP为主控芯片的PCB时首先考虑并优先执行的布线技术之一。

• 20H原则

  为避免PCB边缘对外辐射电场和电磁干扰的边缘效应，内缩的电源层边缘与PCB边界间的间距应不小于电源层与地面层介质厚度H的20倍，即为20H原则。在内缩间距不小于20H，可将70%的电场和电磁辐射限制在接地层边缘内。在内缩间距不小于100H，可将98%的电场和电磁辐射限制在接地层边缘内。

  20H原则是提高PCBEMI性能的必要手段和方法之一。

• 5/5原则

  5/5原则就是在时钟频率高于5MHz或脉冲上升时间小于5ns时，需要考虑使用多层板形式。在必须采用双层板时，需将一面作为完整的地面。

  5/5原则是PCB层数选择原则，在高频PCB设计时必须考虑和应用。

资料参考:www.pcbhf.com

Ⅵ 如何在高速PCB设计时做好EMI控制

EMI的辐射干扰是PCB设计中的一大关键，更别说是高速PCB的设计了。而关于EMI的产生理论上工程师应该都是很清楚的，并且也都知道一些普遍的关于抑制EMI的手段和方式。这里将为大家分享的是针对高速PCB设计中，将如何对EMI进行很好的控制，从而得到完美的PCB设计，具体控制设计请看下文。
EMI工程师应该都能从理论上分析了EMI的产生情况，并主要从系统设计方面考虑很多实际采用的抑制EMI的手段和方式，这里我们将针对高速PCB设计，来分析如何进行EMI控制。
1、传输线RLC参数和EMI
对于PCB板来说，PCB上的每一条走线都可以有用三个基本的分布参数来对它进行描述，即电阻，电容和电感。在EMI和阻抗的控制中，电感和电容的作用很大。
电容是电路系统存储系统电能的元件。任何相邻的两条传输线之间，两层PCB导电层之间以及电压层和周围的地平面之间都可以组成电容。在这些所有的电容中，传输线和它的回流电流之间组成的电容数值最大，也数量最多，因为任何的传输线，它都会在它的周围通过某种导电物质形成回流。根据电容的公式：C=εs/(4kπd)，他们之间形成的电容的大小和传输线到参考平面的距离成反比，和传输线的直径(横截面积)成正比。我们都知道，如果电容的数值越大，那么他们之间存储的电场能量也越多，换句话说，他往外部泄露系统能量的比率将更少，那么这个系统产生的EMI就会得到一定的抑制作用。
电感是电路系统中存储周围磁场能量的元件。磁场是由流过导体的电流产生的感生场。电感的数值表示它存储导体周围磁场的能力，如果磁场减弱，感抗就会变小，感抗变大的时候，磁场就会增大，那么对外的磁能量辐射也会变大，即EMI值越大。所以，如果系统的电感越小，那么就能对EMI进行抑制。在低频情况下，如果导体变短，厚度变大，变宽的时候，导体的电感就会变小，而在高频情况下，磁场的大小则和导线及其回流构成的闭环面积的函数，如果把导线与其回路靠近，由于回流和本身电流大小相等(在最佳回流状态)方向相反，所以两者产生的磁场就会相互抵消，降低了导体的感应电感，所以，保持导体上电流和其最佳回流路径，能够一定程度的减小EMI。
而在一个实际电路中，导线的电容和电感是融合为一体的，我们如果只分析电容或者只考虑电感都有些片面，所以我们引入阻抗。阻抗是传输线上输入电压对输入电流的比率值(Z0=V/I)。导线和回路之间的阻抗是导线及其回路之间电感和电容的函数，阻抗ZO等于(L/C)1/2。。
通过前面的分析和阻抗ZO的公式，从抑制EMI角度上来说，我们希望阻抗越小越好。当阻抗比较小即电容较大和电感较小的时候，我们只要保持电路的正常布线，使电流保持最佳回流路径，就可以使EMI控制在最小。而当电容变小，电感变大，将会使系统屏蔽电磁场能量的能力下降，外泄电磁场能量增加，EMI变大。

2、叠层设计抑制EMI
从前面的分析可以看到，低阻抗的参考平面在抑制EMI中起着至关重要的作用，因而我们在进行叠层设计时，应该特别注重参考平面层的安排。对于PCB板上的信号走线来说，好的分层应该是让所有的信号层两边紧挨着电源层或者接地层;从电源来看，好的分层是应该把电源与接地层相邻，且电源和接地层的距离尽可能的小，尽量保证电源和地层上的低阻抗。随着信号频率的不断提高，一般只有6层板以上的多层PCB板才能起到良好的EMI抑制效果。下面，我们以6层板为例，对不同的PCB迭层设计方案的性能优劣做一些比较。

图1 六层PCB的两种典型叠层设计
六层PCB的叠层设计通常有两种方案(如图1所示)。对于第一种方案，我们可以把电源和地分别放在第3和第4层，这一设计虽然电源覆铜阻抗低，但是由于第1层和第6层为信号层，其电磁屏蔽性能差，导线上的很大一部分磁场都要辐射到外界，换句话说，信号电流和回流信号中，一个处于屏蔽范围内，而另一个却有一半处于屏蔽范围外，一个处于屏蔽范围之内，这样其实增加了差模EMI。但是如果两个外层上的信号线数量最少，走线长度很短(短于信号最高谐波波长的1/20)，则这种设计可以解决差模EMI问题。将外层上的无元件和无走线区域铺铜填充并将覆铜区接地(每1/20波长为间隔)，则对差模EMI的抑制特别好。而且我们还可以条件允许的情况下，在信号层的每一层靠边处铺设一圈铜，并且在1/20波长的间距内打控，也能很好的防止EMI的泄漏.如前所述，要将铺铜区与内部接地层多点相联。第二种方案就是将电源和地分别放在第2和第5层，虽然抑制了绝大部分差模EMI，但由于电源覆铜阻抗高，对减少共模EMI辐射的效果不好。此外，从信号阻抗
控制的观点来看，这一做法也是非常有利的，因而该方案成为目前应用最广泛的六层板设计方案。
如果我们能够有能力将所有的信号走线完全分布在两层内进行，那么我们可以采用其它更优化的叠层设计：将第1和第6层(两个表层)铺地，第3和第4层设置为电源和地。信号线走在2和5层，两边都有参考平面屏蔽，因而EMI抑制能力是优异的。该设计的缺点就是走线层只有两层，布线空间略显紧张。实际中要灵活处理，比如在铺铜区内也可以适当走线，只是要注意不能隔断上层信号的回流通路。
还有一种叠层方案为：信号、地、信号、电源、地、信号，这也可实现信号完整性设计所需要的良好的环境：信号层与参考层相邻，电源层和接地层配对。不足之处在于铺铜层的堆叠不平衡，这会给加工制造带来麻烦。解决问题的办法是将第3层所有的空白区域填铜，填铜后如果第3层的覆铜密度接近于电源层或接地层，这块板就可以近似地看作是结构平衡的电路板。注意，填铜区必须接电源或接地(最好接地)，连接过孔之间的距离仍然是小于1/20波长。

3 、电容和接地过孔对回流的作用
高速PCB设计中对于EMI的抑制是非常灵活的，设计者永远不可能很完美地解决所有的EMI问题，只有从小处着手，从对各个细节的把握来达到整体抑制的效果，有时，往往一个看似微不足道的电容或过孔都能起着举足轻重的作用。也许提到电容对EMI的抑制作用大家都比较熟悉，即利用电容的储能滤波特性，稳定电压，消除高次谐波，从而达到降低EMI的效果。在这节里，我们将重点分析一下电容和接地过孔在保证信号低阻抗回路中所起的作用，这也是多层PCB板设计中有效抑制EMI的重要方面之一。
多层PCB设计中，由于布线密度，拓补结构的要求，信号走线经常需要在层间切换，如果它所参考的地平面也发生变化，那么该信号的回流路径将发生变化，从而产生一定的EMI问题，如图2所示：

图2 信号换层带来的EMI问题
解决这一问题最简单也是最有效的方法就是合理添加电容或过孔。如果两个不同的参考平面都是地或都是电源，那么我们可以通过添加接地过孔或者电源连接过孔来为信号的回流提供回路(图3 A);如果两个参考平面是电源和地之间的切换，那么就可以利用旁路电容提供低阻抗的回路(图3 B)。

图3 过孔或电容提供回流通路
上图我们可以看到，在信号走线换层的附近多放置一些接地过孔(电源孔)和电容能为信号提供完整的低阻抗的回路，保证了信号和回流之间的耦合，从而抑制了EMI。需要注意的是，回流通过电容切换参考平面时，由于本身及过孔的寄生电感存在，仍然会产生一定的电磁辐射和信号衰减，所以设计者头脑里要有一个正确的指导思想：尽量少换层走线，换层后尽量保持信号靠近同一(或者同属性)的参考平面。

PCB板上器件的布局，可以按照下面几个原则来进行：
按照器件的功能和类型来进行布局。对于功能相同或者相近的器件，放置在一个区域里面有利于减小他们之间的布线长度。而且还能防止不同功能的器件在一个小区域内形成干扰。
按照电源类型进行布局。这个是布局中最重要的一点，电源类型包括不同的电源电压值，数字电路和模拟电路。按照不同电压，不同电路类型，将他们分开布局，这样有利于最后地的分割，数字地紧贴在数字电路下方，模拟地紧贴在模拟电路下方。这样有利于信号的回流和两种地平面之间的稳定。
关于共地点和转换器的放置。由于电路中很可能存在跨地信号，如果不采取什么措施，就很可能导致信号无法回流，产生大量的共模和差模EMI。所以，布局的时候尽量要减少这种情况的发生，而对于非走不可的，可以考虑给模拟地和数字地选择一个共地点，提供跨地信号的回流路径。电路中有时还存在A/D或D/A器件，这些转换器件同时由模拟和数字电源供电，因此要将转换器放置在模拟电源和数字电源之间。
对于PCB的走线，我们这里建议如下一些措施来抑制EMI：
保证所有的信号尤其是高频信号，尽可能靠近地平面(或其他参考平面)。
一般超过25MHz的PCB板设计时要考虑使用两层(或更多的)地层。
在电源层和地层设计时满足20H原则。

(由于RF电流在电源层和地层的边缘也容易发射电磁波，解决这个问题的最好方法就是采用20-H规则，即地平面的边缘比电源平面大20H(H是电源到地平面的距离)。若是设计中电源的管脚在PCB的边缘，则可以部分延展电源层以包住该管脚。)
将时钟信号尽量走在两层参考平面之间的信号层。
保证地平面(电源平面)上不要有人为产生的隔断回流的断槽。
在高频器件周围，多放置些旁路电容。
信号走线时尽量不要换层，即使换层，也要保证其回路的参考平面一样。
在信号换层的过孔附近放置一定的连接地平面层的过孔或旁路电容。
当走线长度(单位英寸)数值上等于器件的上升时间(单位纳秒)，就要考虑添加串联电阻。
保证时钟信号或其他高速电路远离输入输出信号的走线区域。
尽量减少印制导线的不连续性，例如导线宽度不要突变，导线的拐角应大于90度，信号走线不能呈环状等。
在一些重要的信号线周围可以加上保护的地线，以起到隔离和屏蔽的作用。
对于跨地信号，要想办法保证它最小回流面积。

Ⅶ 如何在PCB设计阶段处理好EMC/EMI问题

首先，EMI要从系统考虑，单凭PCB无法解决问题。叠层对EMI来说，主要是提供信号最短回流路径、减小耦合面积和抑制差模干扰。另外地层与电源层紧密耦合，适当比电源层外延，对抑制共模干扰有好处。
PCB EMC设计布局布线经验
1、整体布局
1）高速、中速、低速电路要分开；
2）强电流、高电压、强辐射元器件远离弱电流、低电压、敏感元器件；
3）模拟、数字、电源、保护电路要分开；
4）多层板设计，有单独的电源和地平面；
5）对热敏感的元器件（含液态介质电容、晶振）尽量远离大功率元器件、散热器等热源。
2、整体布线
1）关键信号线走线避免跨分割；
2）关键信号线走线避免“U”型或“O”型；
3）关键信号线走线是否人为绕长；
4）关键信号线是否距离边沿和接口400mil以上；
5）相同功能的总线要并行走，中间不要夹叉其它信号；
6）晶振下面是否走线；
7）开关电源下面是否走线；
8）接收和发送信号要分开走，不能互相夹叉。

Ⅷ PCB的EMI干扰

辐射 EMI 干扰可以来自某个不定向发射源以及某个无意形成的天线。传导性 EMI 干扰也可以来自某个辐射 EMI 干扰源，或者由一些电路板组件引起。一旦您的电路板接收到传导性干扰，它便驻入应用电路的PCB线迹。常见的一些辐射 EMI 干扰源包括以前文章中谈及的组件，以及PCB板上开关式电源、连接线和开关或者时钟网络。
传导性 EMI 干扰是开关电路正常工作与寄生电容和电感共同作用产生的结果。图 1 显示了一些会进入到您的PCB线迹中的 EMI 干扰源情况。Vemi1 源自开关网络，例如：时钟信号或者数字信号线迹等。这些干扰源的耦合方式均为通过线迹之间的寄生电容。这些信号将电流尖脉冲带入邻近PCB线迹。同样，Vemi2 源自开关网络，或者来自PCB上的某个天线。这些干扰源的耦合方式均为通过线迹之间的寄生电感。该信号将电压扰动带入邻近PCB线迹。每三个 EMI 源来自于线缆内相邻的导线。沿这些导线传播的信号可产生串扰效应。
开关式电源产生 Vemi4。开关式电源产生的干扰驻存在电源线迹上，并以 Vemi4 信号的形式出现。
在正常运行期间，开关式电源 (SMPS) 电路为传导性 EMI 的形成带来机会。这些电源内的“开”和“关”切换操作，会产生较强的非连续性电流。这些非连续性电流存在于降压转换器的输入端、升压转换器的输出端，以及反激和降升压拓扑结构的输入和输出端。开关动作引起的非连续性电流会产生电压纹波，其通过PCB线迹传播至系统的其它部分。SMPS 引起的输入和/或输出电压纹波，会危害负载电路的运行。图 2 显示了工作在 2 MHz 下的一个 DC/DC 降压 SMPS 输入的频率组成例子。SMPS 传导干扰的基本频率组成范围为 90 – 100 MHz。
输入和输出针脚使用10 μF滤波器时的传导性EMI测量。
共有两类传导性干扰：差模干扰和共模干扰。差模干扰信号出现在电路输入端之间，例如：信号和接地等。电流流经同相的两个输入端。但是，1号电流输入大小与2号相等，但方向相反（差动参考）。这两个输入端的负载，形成一个随电流强弱变化的电压。线迹1和差分基准之间的这种电压变化，在系统中形成干扰或者通信误差。
在您向电路添加一个接地环路或者不良电流通路时，便出现共模干扰。如果存在某个干扰源，则线迹 1 和线迹 2 上形成共模电流和共模电压，而接地环路充当一个共模干扰源。差模干扰和共模干扰都要求使用特殊的滤波器，来应对 EMI 干扰的不利影响。